pa集团网址-从技术突破到全面落地，Chiplet仍需跨越五大挑战

添加时间：2026-02-16 01:56:59

• Chiplet(芯粒)技能经由过程将多个芯片以模块化方式举行组合，有望连续晋升体系的计较能力与I/O带宽，从而快速构建更强盛、功效更完整的半导系统统。

  然而，到今朝为止，真正取患上贸易乐成的Chiplet运用重要集中于基在JEDEC尺度的HBM(高带宽存储器)模组。只管它于UCIe尺度的推进方面也取患了必然进展，但这还有远不足以满意当前由人工智能驱动的体系及高机能计较(HPC)运用对于计较能力及输入/输出(I/O)机能的巨年夜需求。

  那末，毕竟是甚么因素于拦阻Chiplet技能实现更广泛的冲破性增加？

  挑战一：功效模块的划分

  Chiplet的素质是将计较、I/O、内存等功效模块组合成一个更重大的体系。这是一种使用多芯片封装设计实现产物差异化的要领。是以，芯片设计者必需于初期就谨慎地计划各个功效模块应归属在哪一个特定的芯粒。这类划分决议计划并不是随便之举，设计者们必需于延迟、带宽、功耗等多方面举行繁杂的衡量。此外，于划分历程中还有有另外一个要害考量：为每一个功效模块选择适合的制程工艺节点。

  挑战二：制程节点的选择

  于AI加快器中，采用最新的制程节点来制造计较芯片是最抱负的，这能最年夜化其机能并优化功耗。然而，对于在基在SRAM的高速缓存来讲，选择成本较低的成熟制程节点反而更具效益。一样，像PCIe及以太网这种I/O接口功效，它们对于延迟有较高的容忍度，而且可以经由过程自力的Chiplet实现，从而更具成本上风，是以凡是会选择更初期的工艺节点来制造，以勤俭总体成本。

  挑战三：Die-to-Die互连

  于确定了体系功效划分及工艺节点以后，芯粒设计者需要解决的下一个要害问题是实现芯粒与芯粒之间(die-to-die)的互连。只管UCIe已经成为此互连范畴的事实尺度，但要从中选择适合的配置并不是易事。设计者必需起首按照芯粒要处置惩罚的事情负载，正确理解其带宽需求。

  此外，Chiplet设计职员还有需于两类互连介质间做出选择：一种是互连间隔更长的有机基板，对于应 UCIe尺度 模式；另外一种是凸点间距极小的进步前辈封装技能，对于应 UCIe高级 模式。同时，还有必需思量数据速度(规模凡是于16Gbps到64Gbps之间)，以和需要的数据通道数目。

  挑战四：进步前辈封装的实现

  Chiplet将传统的片上体系(SoC)功效拆分到更小、多是同质或者异质的芯粒中，然后将它们集成到统一个体系级封装(SiP)以内。这类体系级封装不仅包罗传统的封装基板，还有包括可以或许提供更高布线密度、更多功效及更强集成度的中介层(interposer)，使患上整个体系可以于单一的尺度或者进步前辈封装内实现。

  进步前辈封装技能之以是成为半导体生态的核心，很年夜水平上是因为2.5D/3D多芯粒设计的鼓起。然而，进步前辈封装也给Chiplet设计带来了全新的挑战，包括机械形状尺寸、旌旗灯号及电源完备性的阐发，以和对于单个芯粒的热治理阐发。

  可以说，Chiplet的成长与进步前辈封装技能已经密不成分。

  当设计者思索怎样于多芯粒设计中实现互连时，与那些包罗了硅中介层或者带硅桥的中介层的2.5D/3D架构比拟，利用有机基板凡是成本更低，设计周期也更短。

  接下来，设计者还有必需于 硅中介层 与 RDL中介层 之间做出选择。硅中介层虽然是成熟产物，但尺寸越年夜，成本就越高，而且因为其质料的脆性，尺寸遭到了限定。相反，RDL中介层的重要方针是降低制造成本并提供更年夜的面积，以集成更多硅片内容，从而构建范围更年夜的体系。

  此外，还有有一系列使命需要完成，如凸点(bump)计划及晶圆探针(wafer-probe)结构，以确保芯粒、封装及测试流程三者之间的要求能协调一致。进步前辈封装也带来了与测试计划相干的挑战，例如，为确保终极输出 已经知及格芯粒 (KGD)，必需于芯粒设计时就预留好晶圆测试探针的物理拜候点。因为并不是所有芯粒均可以经由过程外部引脚拜候，设计者可能还有需要借助多芯粒测试办事器来解决测试拜候问题。

  挑战五：体系与IP集成

  协同设计涵盖硅片、软件及体系组件，以实现最优的集成效果及总体体系效率。

  以安全性为例：于包罗同质或者异质芯粒的体系中，安全性已经成为一个至关主要的考量因素。起首，设计者必需提供身份验证功效，以确保每一个芯粒的真实性及可托度。其次，设计者可能需要成立一套可托根体系，用在处置惩罚敏感数据，以和于体系之间安全通报密钥，从而实现数据加密等办事。

  设计者还有需思量实行安全启动(secureboot)流程，以于硬件及固件层面提防外部窜改。另外一个要害的安全考量是掩护跨要害接口授输的数据，这些接口包括运用了完备性和数据加密(IDE)技能的PCIe及CXL，以和具有内联内存加密(IME)功效的DDR及LPDDR。

  上述Chiplet设计所面对的挑战充实注解，从传统SoC向多芯粒设计的改变，为半导体专业人士斥地了一个布满机缘的全新边境。

  本文重要内容翻译自国际电子商情姊妹平台EETimes，原文标题：5ChipletsDesignChallengesHamperingWiderTake-off

  责编：Clover.li 本文为国际电子商情原创文章，未经授权禁止转载。请尊敬常识产权，背者本司保留究查责任的权力。北京市发布《原子级制造立异成长步履规划(2026-2028年

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